基于Chisel的教学RISC-V处理器

实现RV32IM指令集，搭配五级流水线、动态分支预测，实现功能单元测试，并最终通过FPGA原型验证。

• 开发文档rcore.netlify.app
• 技术栈Chisel, Verilog, Verilator, C++, Gtkwave, Vivado
• 仓库地址https://github.com/yongruifang/chisel-single-cpu